1. Register Buffer Terkendali
rangkaian di bawah ini menunjukkan register buffer terkendali dengan CLR aktif – tinggi.
Jika CLR tinggi, semua flip-flop mengalami reset dan data yang tersimpan menjadi Q = 0000. Ketika CLR kembali ke keadaan rendah, register telah siap untuk beroperasi.
LOAD merupakan masukan kendali yang menentukan operasi rangkaian. Jika LOAD rendah, isi register tidak berubah. Jika LOAD tinggi, dengan tibanya tepi positif sinyal detak, bit-bit X dimasukkan dan data yang tersimpan menjadi Q3Q2Q1Q0 = X3X2X1X0.
Ketika LOAD kembali ke keadaan rendah, kata tersebut telah tersimpan dengan aman. Artinya, bit X dapat berubah tanpa mengganggu kata yang telah tersimpan tadi.
2. Register Geser Terkendali
Sebuah register geser terkendali ( controlled shift register ) mempunyai masukan – masukan kendali, yang mengatur operasi rangkaian pada pulsa pendetak berikutya.
Sebuah register geser terkendali (controlled shift register) mempunyai masukan-masukan kendali yang mengatur operasi rangkaian pada pulsa pendetak yang berikutnya. Jika SHL rendah maka sinyal SHL tinggi. Keadaan ini membuat setiap keluaran flip-flop masuk kembali ke masukan datanya. Karena itu data tetap tersimpan pada setiap flip-flop pada waktu pulsa-pulsa detak tiba.
Jika SHL tinggi, D in akan masuk ke dalam flip-flop paling kanan, Q 0 masuk ke dalam flip-flop kedua, Q1 masuk ke dalam flip-flop ketiga, dan seterusnya. Dengan demikian rangkaian bertindak sebagai register geser kiri.
